代工厂现在能提供多种库，每种库有多个管理电源的阈值电压。
EDA业已经划分为支持相似功耗标准的两个阵营：UPF（统一功耗格式）和CPF（公共功耗格式）。
时钟门控是最老式的技巧，而功率门控则正在快速成为低功耗设计中最热门的技术。
截止不久以前，低功耗数字 IC 设计一直是专家或专业 IC 设计者的领地。但是，大多数 IC 设计工程师今后都必须学习各种低功耗设计技术，因为越来越多的 ASIC和SoC（单片系统）将采用 0.13mm及0.13mm以下工艺。在0.13mm工艺时，代工厂开始在硅工艺中采用新的技术和材料如低k介质和铜以便提高设计的性能。采用更小的工艺尺寸、可比例缩放的阈值以及不可比例缩放的电压，能制造出更小、更快的IC，但也带来了一个很麻烦的副作用：泄漏，或静态功耗。在90nm节点上，功率管理开始成为一个重要的考虑因素，而在65nm节点上，必须采用低功耗设计技术。
Synopsys的Mike Keating认为：“随着技术节点的逐步升级，显然我们必须降低VDD（电源电压），因为存在着一种二次关系：功耗与 V2DD成正比。如果我们只是缩小器件尺寸，而没有减小VDD，那么每一代的功耗密度都会加倍。这是不允许的，因此我们就要降低VDD。”
当半导体行业在以往几个节点上降低电源电压时，同时也降低了晶体管的阈值电压，阈值电压能将漏源电流保持在某一水平，使 IC 对其输出电容器充电，因而提高了这些节点下 IC 的性能。但是，当业界在每个节点进一步降低阈值电压时，也迫使增加了亚阈值泄漏。Keating说：“随着我们缩减工艺尺寸，现在的栅极氧化层厚度已经非常薄，栅极泄漏呈指数增长。有时，在65nm和45nm时，最终动态功耗等于亚阈值泄漏电流，也等于栅极泄漏电流。此时我们遇到了一个大麻烦，我们有三个因素：动态功耗、亚阈值泄漏电流和栅极泄漏电流，它们都精确地指向同一点。”
过去，每次工艺节点尺寸减小时，总功耗密度都基本保持不变。但在 2005 年，ITRS（国际半导体技术路线图）公布了一项研究，结果表明，在65nm节点上，动态功耗密度和泄漏功耗将分别增加 1.43倍和2.5倍。在45nm节点上，ITRS 预计动态功耗和泄漏功耗密度将分别增加 2 倍和 6.5 倍。实际上，对采用高速 65nm工艺的设计来说，一半功率损失在泄漏上。业内很多人相信，在 45nm节点上，IC 将有多达 60% 的功率损失在泄漏上（图 1）。Keating 称：“不久前，我们对功耗的处理方法是简单地在硅片上做各种折衷。这种选择差不多没用了。这些设计技术不再是选项，而是一种需求。”
为应对功率管理问题，电子界正在几个方面采用新的低功耗技术和材料（图 2）。晶圆厂推出了多阈值、多电压晶体管；SOI（绝缘硅）和低 k 材料；本体或反向偏置；以及铜金属和 SiGe（硅锗）基材。同时，芯片架构和软件设计者则通过智能的硬件/软件折衷应对低功耗问题。如实现感知功耗的操作系统，在设计系统中引入更多的冬眠模式以及更多可选许可的内存存取。IC 设计者也采用各种技术降低自己设计的功耗。最常用的低功耗设计技术包括多阈值设计、多电压设计、时钟门控、可感知功耗的内存以及功率门控。
Sequence Design 硅业务部门技术主管兼副总裁和总经理 Jerry Frenkil 指出，低功耗设计无非是如何减少这个功率方程中的一项或几项：动态功耗加泄漏功耗等于器件的总功耗。动态功耗是用户用一款器件完成预期目的时所消耗的功率，而泄漏功耗则是晶体管泄漏浪费的功率（图 3）。
Kurt Keutzer 是加州伯克利大学的一名教授，也是《Closing the Power Gap Between ASIC & Custom: Tools and Techniques for Low Power Design》（弥合 ASIC 与定制芯片之间的功率间隙：低功耗设计的工具与技术，参考文献1）的共同作者和编辑，该书于今年 6月的设计自动化大会期间上市。他认为，多年来，客户与电路设计者采用了多种技术来降低设计的功耗。但他指出，今天典型ASIC的功耗可能是采用同一代工艺技术定制IC功耗的3倍到7倍。他与该书的另一位作者 David Chinnery 估计，通过采用低功耗设计技术，用户可以将自己 ASIC 设计的能效提高两倍到三倍。Keutzer 说：“重要的结果是 ASIC 设计者们正在公开大量的节能方法。”
但低功耗设计中不存在一种放之四海而皆准的方法。该书的另一位撰稿人 Frenkil 称：“针对功率方程的不同部分有很多技术和不同的方法。它们通常都有某种类型的开销。有些可能没有开销，其它则会影响你的面积，还有一些可能影响你的速度。关于低功耗设计的一个关键是了解你所面对的影响，以及如何处理它。”确实，用户将不得不把这些技术综合和匹配使用，才能得到适合自己的低功耗方法。
多阈值设计
大约五年以前，当过高的功耗成为问题时，代工厂开始为低功耗和高速设计提供库。例如，TSMC（台积电公司）提供一个标准的（或名义的）库，一个高速库，还有一个低功耗库，每个库都有多种单元。如，TSMC 的每个库都包含低阈值电压、高阈值电压和 MTCMOS（多阈值CMOS）阈值电压单元。多单元库有助于设计者同时处理泄漏和动态功耗问题。今天的设计者采用多阈值设计，用多种类型单元处理泄漏功耗。Keating说：“因为我们已经跟VDD和VTH（阈值电压）打了这么多交道，所以我们知道不可能创建一个能用于整个设计的库，因为我们的设计是以速度为主，而对那些速度不重要的设计，我们希望减少泄漏。”
多单元库通常包含至少两组完全相同的单元，它们有不同的阈值电压。较高阈值电压的单元比较慢，但泄漏较少；而较低阈值电压的单元则正相反，它们比较快但泄漏高。Keating 说：“这是一种非线性关系。你放弃一些速度，就能非常显著地降低泄漏。”Frenkil 称一个高阈值电压的单元通常比低阈值电压单元的泄漏低 50%，而没有其它副作用，如面积的增大。
对大多数应用，设计者一般会在第一轮综合时采用低阈值电压库，以获得最高性能并满足时序目标。然后他们确定设计中的关键路径，即设计中要求最高性能的一条或多条路径。接着，他们尝试确定不需要低阈值电压单元的区域，并换成高电压单元，以降低设计的总功耗和泄漏。Frenkil 指出，这种方法代表了最常用的多阈值设计技术，因为多数应用会把时序作为首要需求，低阈值电压库通过综合时运行较快，综合工具从这些库可以最终产生较小的设计区域。当高阈值电压单元占有较高比例时，综合工具运行时间较长，产生的设计区域较大。
但是，在某些无线系统应用中，功耗是主要目标，而面积的增大则不太重要。在这些情况下，有些设计者会首先采用高阈值电压单元作综合，找到关键路径，然后用低电压单元换掉高电压单元，直至达到性能目标。
