Nios II嵌入式系统设计流程
NiosII嵌入式处理器专为单芯片可编程系统设计而优化，是一种面向用户、可以灵活定制的通用RISC(精简指令集)嵌入式CPU。它采用Avalon总线结构通信接口，带有增强的内存、调试和软件功能，可采用汇编或C、C++等进行程序优化开发。NiosII具有32位指令集、32位数据通道和可配置的指令及数据缓冲。与普通嵌入式CPU系统的特性不同，其外设可以灵活选择或增删，可以自定制用户逻辑为外设，可以允许用户定制自己的指令集。由硬件模块构成的自定制指令可通过硬件算法操作来完成复杂的软件处理任务，也能访问存储器或NiosII系统外的接口逻辑。设计者可以使用NiosII及外部的Flash、SRAM等，在FPGA上构成一个嵌入式处理器系统。
完整的基于NiosII的SOPC系统是一个软硬件复合的系统，因此在设计时可分为硬件和软件两部分。NiosII的硬件设计是为了定制合适的CPU和外设，在SOPC Buider和QuartusII中完成。在这里可以灵活定制NiosII CPU的许多特性甚至指令，可使用Altera公司提供的大量IP核来加快开发NiosII外设的速度，提高外设性能，也可以使用第三方的IP核或VHDL来自行定制外设。完成NiosII的硬件开发后，SOPC Buider可自动生成与自定义的NiosII CPU和外设系统、存储器、外设地址映射等相应的软件开发包SDK，在生成的SDK基础上，进入软件开发流程。用户可使用汇编或C，甚至C++来进行嵌入式程序设计，使用GNU工具或其它第三方工具进行程序的编译连接以及调试。
单片DSP系统构架
本系统为单片DSP可重构系统，能完成数字信号处理方面各功能的操作。其中NiosII软件处理器主要完成人机交互和控制作用；FPGA的逻辑模块从NiosII处理器接收控制信号和数据后，完成相应的硬件功能。系统框图如图1所示，除了软核处理器NiosII外，存储器、I／O接口以及FIR数字滤波器、IIR数字滤波器、DDS等应用模块等均可作为外设嵌入在FPGA中。这样，整个DSP的数字信号处理部分全部集成在FPGA器件中，各模块受NiosII处理器的控制。NiosIl处理器系统中有Avalon总线，它规定了控制器与从属模块间的端口连接以及模块间通信的时序。数字频率合成器(DDS)通过Avalon总线与NiosII处理器相连，能很方便地完成控制及数据传送。
在本系统中，FPGA采用Cyclone EPICl2，它有12060个逻辑单元(LE)和2个锁相环(PLL)，提供6个输出和层次时钟结构以及复杂设计的时钟管理电路。整个系统在NiosII处理器的控制下，可实现FIR、IIR数字滤波、快速傅立叶变换(FFT)算法、编／解码等功能，系统还能进行DDS功能模块设计，并构成具有数控频率调制、正交载波调制解调、数控相位调制等功能的信号发生器。系统中各功能模块的选择以及输出信号调制方式和频率的选择均可通过外接的按键自由选择。
系统硬件设计
系统的硬件系统包括FPGA、存储器和外围元器件3个部分。FPGA部分需要在SOPC Buider中设计，包含NiosII CPU核、内部时钟、Avalon总线控制器、连接NiosII核的下载和调试程序的JTAG_UART通信模块、DDS接口模块及DDS模块、FIR、IIR数字滤波器接口模块及功能模块、编／解码模块及接口模块、Flash存储器模块等。各外设模块核通过在片上的Avalon总线与NiosII相连。为使具有DSP处理器功能的NiosII系统正常工作，在FPGA外围接有一些控制键，以调度各模块的应用。
